はい。Arria® 10 デバイスで ATX PLL IP の構成プロファイルを使用する場合、ATX PLL 間隔の要件が適用されます。
ATX PLL IP および FPLL IP コンポーネントがコンフィグレーション・プロファイル機能を使用して異なるデータレートに再構成する場合は、すべてのコンフィグレーション・プロファイルの組み合わせでスペーシング要件が満たされていることを手動で確認する必要があります。
ATX PLL から ATX PLL へ、または ATX PLL から FPLL へのスペーシング要件に違反した場合、Quartus® Prime ソフトウェアでクリティカル警告を生成する必要があります。クリティカル警告の例を次に示します。
クリティカル警告 (18499): ATX PLL <Gen_LHDx0.LHDx1|Gen_ATXPLL。Gen_ATXUSR0。ATXPLL_i0|xcvr_atx_pll_a10_0|atx_pll_inst> は ATX PLL <Gen_LHDx1.LHDx1| に近すぎます|Gen_ATXPLL。Gen_ATXUSR1。ATXPLL_i0|xcvr_atx_pll_a10_0|atx_pll_inst>.ATX PLL VCO 周波数が 7.2GHz から 11.4GHz の場合、2 つの ATX PLL が同じ VCO 周波数 (100MHz 以内) で動作する場合、ATX PLL を 7 つ離して配置する必要があります。
しかし、以下の例では、Quartus® Prime ソフトウェアによってクリティカル警告は生成されません。
ロケーション HSSIPMALCPLL_1CB に制限された ATXPLL
プロファイル 0 = 10G3 (コンパイル時のデフォルト)
プロファイル 1 = 12G5
ロケーション HSSIPMALCPLL_1CT に制限された ATXPLL
プロファイル 0 = 10G3
プロファイル 1 = 12G5 (コンパイル時のデフォルト)
Arria® 10 ATX PLL から ATX PLL 間、および ATX PLL から fPLL へのスペーシング要件については、「3.1.1.Arria® 10 トランシーバー PHY IP ユーザーガイドの「ATX PLL および fPLL を使用する場合の送信 PLL 間隔ガイドライン」セクション。