記事 ID: 000077425 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

PIPE レーン向けStratix 10 ネイティブ PHY IP コアが直ちに有効にならないのはなぜですか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

レーンを反転させるためにpipe_rx_polarityが主張されている場合、第 1/2 世代では最大 20 個の PCLK ではなく、最大 24 個の PCLK がrx_parallel_dataバスに表示される場合があります。

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インテル® Stratix® 10 FPGA & SoC FPGA

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