インテル® Stratix® 10 デバイスでコンフィグレーション・プロファイルを使用する場合、トランシーバーの L および H タイル向けの ATX PLL から fPLL への間隔要件は適用されますか?

はい。トランシーバーの L および H タイル向けの ATX PLL から fPLL への間隔要件は、インテル® Stratix® 10 デバイスで構成プロファイルを使用する場合に適用されます。

隣接する ATX PLL および FPLL コンポーネントがコンフィグレーション・プロファイル機能を使用して異なるデータレートに再構成する場合、すべてのコンフィグレーション・プロファイルの組み合わせで、ATX PLL から fPLL へのスペーシング要件が満たされていることを手動で確認する必要があります。

ATX PLL および fPLL のデフォルト・プロファイルが ATX PLL から fPLL へのスペーシング要件に違反すると、インテル® Quartus® Prime ソフトウェアによりクリティカル警告が生成されます。クリティカル警告の例を次に示します。

クリティカル警告 (18499): FPLL <Gen_LHDx0.LHDx0|Gen_FPLL。Gen_FPLLUSR0。FPLL_i0|xcvr_fpll_s10_htile_0|fpll_inst > は ATX PLL <Gen_LHDx1.LHDx1| に近すぎます。Gen_ATXPLL。Gen_ATXUSR0。ATXPLL_i0|xcvr_atx_pll_s10_htile_0|ct1_atx_pll_inst>。

隣接する ATX PLL から 50MHz 以内の VCO 周波数を持つ FPLL は、1 つの FPLL で分離する必要があります。アサインメント・エディターで FPLL 位置の制約を変更して、fPLL が少なくとも 1 つの ATX PLL 間隔になるようにします。

しかし、以下の例では、デフォルトのプロファイルが ATX PLL から fPLL への間隔の VCO フリークエンシー・ルールを満たしているため、インテル® Quartus® Prime ソフトウェアによるクリティカル警告は生成されません。

fPLL はロケーション HSSICR2CMUFPLL_2T4DB に制約されます
プロファイル 0 = 10G3 (コンパイル時のデフォルト)
プロファイル 1 = 12G5

ATX PLL はロケーション HSSICR2PMALCPLL_2T4DB に制限されています
プロファイル 0 = 10G3
プロファイル 1 = 12G5 (コンパイル時のデフォルト)

インテル® Stratix® 10 L および H タイル ATX PLL から fPLL への間隔要件については、「3.1.1.1.インテル® Stratix® 10 L / H タイル・トランシーバー PHY IP ユーザーガイドの「ATX PLL から fPLL への間隔の要件」セクション。