詳細
これは予想される動作です。 デザイン内の 10 個の E タイル・トランシーバー・チャネルのみをインスタンス化インテル® Stratix®場合、「PLL の合計」の使用量は FPGA 0 となります。インテル® Stratix® 10 FPGA E タイル・トランシーバー・チャネル・フェーズロック・ループ (PLL) は、PLL の合計サマリーにカウントされません。
例えば、インテル® Stratix® 10 デバイス 1ST280EY2F55 を使用し、4 つの E タイル・トランシーバー・チャネルをインスタンス化します。コンパイル後も、コンパイルレポートのフローサマリーに「PLL 総数 0/64(0%)」が表示されます。
解決方法
コンパイルレポートに表示されるすべての PLL は、インテル® Stratix® 10 IOPLL および H タイル・トランシーバー PLL によって提供されます。インテル® Stratix® 10 デバイス 1ST280EY2F55 の場合、合計 64 PLL は、24 個の xIOPLL、H タイルの 8xfPLL、H タイル・トランシーバーの 8xATX PLL、および H タイル・トランシーバーの 24 個の CDR PLL で構成されます。インテル® Stratix® 10 FPGA E タイル・トランシーバー・チャネル PLL はカウントされません。