記事 ID: 000077393 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

外部 pll モードで Stratix 10 Altera LVDS SERDES IP を使用してマルチバンクのワイド TX インターフェイスを実装する際に、fclk[1.0] および loaden[1.] 信号のインデックスを教えてください。

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Stratix® 10 デバイス LVDS IP を使用する外部 PLL を備えたマルチバンク幅 TX コンフィグレーションの場合、外部 PLL からの 2 番目のクロックペア ([1]でインデックス付けされたペア) のみが有効です。

解決方法

これは、インテル® Stratix 10 デバイス高速 LVDS I/O ユーザーガイドの次のバージョンで更新されます。

関連製品

本記事の適用対象: 1 製品

インテル® Stratix® 10 FPGA & SoC FPGA

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