記事 ID: 000077384 コンテンツタイプ: 製品情報 & ドキュメント 最終改訂日: 2017/12/05

PIPE モードインテル® Arria® 10 FPGA・トランシーバー・ネイティブ PHY を使用する場合、クロックをpipe_pclkに接続する方法

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    トランシーバー・ネイティブ PHY インテル® Arria® 10 Cyclone® 10 FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

pipe_pclkの場合はtx_clkout が好 ましい。周波数は Gen1/ Gen2 / Gen3 の速度およびデータ幅の構成に従って自動的に変更されます。

解決方法

リンク幅のコンフィグレーションに応じて、ミドル tx_clkout を常に使用して、チャネル間のクロックスキューを最小限に抑えます。例:

  • x1 および x2 --> tx_clkout[0] を使用
  • x4 --> tx_clkout[1] または tx_clkout[2] を使用
  • x8 --> tx_clkout [3] または tx_clkout[4] を使用

ネイティブ PHY の hclk_out ポートは、フローティングのままにできます。これは基本的に、Tx フェーズロック・ループ (PLL) によって供給される hclk_in のフィードスルー・バージョンです。通常、このクロックは周波数が固定されているため、使用されません。サードパーティーの Intellectual Property (IP) が固定周波数クロックを必要とする場合にのみ使用されます。

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インテル® プログラマブル・デバイス

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