記事 ID: 000077368 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

フラクショナル・モードのインテル® Stratix® 10 L および H タイル・デバイスの fPLL がキャリブレーション後にロックを失うのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Stratix® 10 L および H タイルデバイスの fPLL がフラクショナル・モードで構成され、VCO 周波数範囲が 7 GHz 未満の場合、fPLL レジスターは fPLL パワーアップ・キャリブレーションまたはユーザー・リキャリブレーション後にキャリブレーション済みの値に設定できません。

    解決方法

    この問題を回避するには、fPLL Avalon Memory Mapped ダイナミック・リコンフィグレーション・インターフェイスを介して以下のシーケンスをソフト・コントロール・レジスターに書き込むことで、キャリブレーション後にロックを失う fPLL をリセットします。

    1. レジスター 0x4E0を 1 に設定
    2. レジスター 0x4E0[0] を 1 に設定
    3. レジスター 0x4E0 [0] を 0 に設定
    4. レジスター 0x4E0 [1] を 0 に設定

    上記のソフト・コントロール・レジスターに書き込むには、インテル Stratix 10 L および H タイルデバイス fPLL IP で ダイナミック・リコンフィグレーションの有効化、ネイティブ PHY デバッグ・マスター・エンドポイントの有効化、およびコントロールおよびステータスレジスターの有効化 オプションを選択する必要があります。

    関連製品

    本記事の適用対象: 4 製品

    インテル® Stratix® 10 MX FPGA
    インテル® Stratix® 10 TX FPGA
    インテル® Stratix® 10 SX SoC FPGA
    インテル® Stratix® 10 GX FPGA

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