記事 ID: 000077367 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

pll_powerdown入力信号がインテル® Arria® 10 デバイス fPLL をリセットしないのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディション
  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • fPLL インテル® Arria® 10 Cyclone® 10 FPGA
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    デフォルトでは、インテル® Arria® 10 fPLL IP コアの内部リセット信号は、Avalon-MM レジスターによって制御されますが、pll_powerdownの入力信号は制御されません。したがって、pll_powerdownの入力信号をインサーティングすると、インテル® Arria® 10 fPLL はリセットされません。

    解決方法

    次の QSF 割り当てを追加して、リセット・コントロールを Avalon-MM レジスターからpll_powerdown入力に変更します。

    set_global_assignment -name VERILOG_MACRO "ALTERA_XCVR_A10_ENABLE_ANALOG_RESETS=1"

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    本記事の適用対象: 1 製品

    インテル® Arria® 10 FPGA & SoC FPGA

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