記事 ID: 000077364 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/03/05

電源投入後に E タイル・イーサネット IP の E タイルハード IP で、電源を入れた後に重複やリオーダーされたワードが送信されることがありますが、インテル® Stratix® 10 または インテル Agilex 7 FPGAs®で使用される場合、どうしてですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    イーサネット用 E タイル・ハード IP インテル® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

イーサネット IP 向け E タイルハード IP は、インテル® Stratix® 10 または® インテル Agilex 7 デバイスで使用した場合、イーサネット IP の E タイルハード IP が AIB チャネルのフェーズロック・ループ (PLL) にクロックされ、マルチチャネル、フラクレーションされたホストエージェント・コンフィグレーションおよび初期化リセット・シーケンスに準拠していない場合、パワーアップ後に重複またはリオーダリングされたワードを送信することがあります。

解決方法

イーサネット IP 向けの E タイル・ハード IP を構成した、複数チャネルで動作する複数チャネルの分断されたマスタースレーブの AIB チャネル PLL を確実に立ち上げるには、以下のシーケンスを 実装 する必要があります

1 . i_sl_csr_rst_n[3:0] をアサートし 、i_reconfig_resetします。

2. チャネルの AIB PLL が信号アサートaib_pll_lockまでお待ちください

3. i_sl_csr_rst_n[master_channel]をディアサートし、信号をi_reconfig_resetします。

4. 10 ミリ秒 待ちます

5. i_sl_csr_rst_n[slave_channels]信号ディアサートします。

ホストエージェント・チャネル・ i_sl_csr_rst_n[3:0] 信号 のデアサーションをシーケンスする要件は、イーサネットおよび E タイル CPRI PHY インテル® FPGA IP・ユーザーガイド向け E タイル・ハード IP の今後のリビジョンに追加されます。

関連製品

本記事の適用対象: 2 製品

インテル® Stratix® 10 FPGA & SoC FPGA
インテル® Agilex™ FPGA & SoC FPGA

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