インテル® Quartus® Prime ソフトウェア 16.1 PCIe CvP を生成した後で PCIe レジスターにアクセスできないのはなぜですか?

Arria® Arria 10 デバイスがプロトコル経由コンフィグレーション (CvP) モードを使用し、Quartus® Prime バージョン 16.1、16.1.1、16.1.2 を使用して生成された場合、10 個の PCIe®* IP コア・レジスターにアクセスできない場合があります。

この問題を回避するには、altera_pcie_a10_hip_161_*.v USE_ALTPCIE_PS_HIP_LOGIC・パラメーターを 1 から 0 に変更し、デザインを再コンパイルします。

デザイン階層に応じて、PCIe IP レジスター転送レベル (RTL) ソースは一般的に次の位置にあります。

./altera_pcie_a10_hip161/synth/*_altera_pcie_a10_hip_161_*.v

次から変更します。

localparam USE_ALTPCIE_RS_HIP_LOGIC = 1;

宛先：

localparam USE_ALTPCIE_RS_HIP_LOGIC = 0;

その後、フルコンパイルを実行します。

このパラメーターを変更した後は、PCIe IP コアを再生成しないでください。再生成によって変更が上書きされます。

この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション バージョン 17.0 で修正されています。