記事 ID: 000077360 コンテンツタイプ: トラブルシューティング 最終改訂日: 2017/12/05

Arria® 10 デバイスと Stratix® 10 デバイス上の Serial Lite III FPGA IP に対して、start_of_burst と end_of_burst 信号を同時にアサートできますか。

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    Serial Lite III ストリーミング・インテル® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

はい。Serial Lite III FPGA IP は、ソース・データ・インターフェイス向けに最低 1 サイクルのバースト長をサポートします。 start_of_burst と end_of_burst 信号を、1 サイクルのソースデータに対して同じクロックサイクルでアサートできます。

解決方法

該当なし

追加情報

該当なし

関連製品

本記事の適用対象: 2 製品

インテル® Stratix® 10 FPGA & SoC FPGA
インテル® Arria® 10 FPGA & SoC FPGA

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