インテル® Stratix® 10 イーサネット 100G デザイン例でイーサネット・スイッチと相互運用できず、スイッチにパケットを送信できないのはなぜですか?

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 19.1 以降の問題により、次のインテル イーサネット IP デザイン例を使用すると、イーサネット・スイッチがインテル® Stratix® 10 デバイスから送信されたすべてのパケットをドロップすることがあります。

• E タイル・ハード IP インテル® Stratix® 10 のデザイン例
• イーサネット・インテル® Stratix® 10 FPGA IP 向け H タイル・ハード IP のデザイン例
• 低レイテンシー 100G イーサネット・インテル® Stratix® 10 FPGA IP のデザイン例

イーサネット・スイッチは、上記のデザイン例のイーサネット・フレームの指定されたタイプ / 長フィールドをサポートしていません。

この問題を解決するには、/ hardware_test_design / common / ディレクトリーのalt_aeuex_packet_client_tx.vファイルを変更して、ペイロードの長さを変更してデザインを0x88b5して再コンパイルしてください。

次のステートメントを置き換えます。

dout_next = {DEST_ADDR、SRC_ADDR、{2'b00,payload_length}、index、{6{rjunk}};

以下の機能を備えたもの

dout_next = {DEST_ADDR、SRC_ADDR、{2'b00,payload_length}、index、{6{rjunk}};

dout_next = {DEST_ADDR、SRC_ADDR、{16'h88b5}、index、{6{rjunk}}};