Quartus®II 18.0 で 10 デバイスをStratix®し、SDK for OpenCL™18.0 をインテル FPGAするように顧客の BSP ターゲットを設計すると、ベースコンパイル中に次の内部エラーが発生する可能性があります。
内部エラー: サブシステム: AGILERA、ファイル: /quartus/db/constra_mvsat_bcm_solver.cpp、ライン: 523
hssi_0_0__z1501a、hssi_0_0__z1545a、hssi_0_1__z1501a、hssi_0_1__z1545a、hssi_1_0__z1501a、hssi_1_0__z1545a、hssi_1_1__z1501a、hssi_1_1__z1545a、hssi_2_0__z1501a、hssi_2_0__z1545a、hssi_2_1__z1501a、hssi_2_1__z1545a、maib_ss_lib_r0_c2、maib_ss_lib_r0_c274、maib_ss_lib_r144_c2、maib_ss_lib_r144_c274、maib_ss_lib_r288_c2、maib_ss_lib_r288_c274
::
maib_ss_lib_r0_c2.x0.u9_2.hdpld9pt.hdpld9pt_tx_chnl.tx_dll == TX_DLL_DISABLE ||hssi_0_0__z1545a.is_active == FALSE ||hssi_0_0__z1545a.u_c3aibadapt_wrap_7.xaibcr3_top_wrp.xaibcr3_top.xtxdatapath_tx.op_mode == TX_DLL_ENABLE
maib_ss_lib_r0_c2.x0.u9_2.hdpld9pt.hdpld9pt_tx_chnl.tx_dll == TX_DLL_ENABLE
hssi_0_0__z1545a.is_active == TRUE
hssi_0_0__z1545a.u_c3aibadapt_wrap_7.xaibcr3_top_wrp.xaibcr3_top.xtxdatapath_tx.op_mode == PWR_DOWN
スタックトレース:
これは Quartus® II 18.0 のバグで、Quartus® II 18.0.1 で修正されています。