記事 ID: 000077340 コンテンツタイプ: トラブルシューティング 最終改訂日: 2018/03/27

HPS から FPGA ブリッジが他のバスマスターと共に AXI ブリッジ IP に接続されているのに、HPS がハングするのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    インテル® FPGA インターコネクト
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

複数のバスマスターとインターフェイスされている AXI ブリッジへのアクセス中に HPS がハングすることがあります。

AXI Bridge スレーブ・インターフェイスは、マスターの 1 つが読み取り / 書き込みトランザクションを発行すると、常にマスターアクセスにバックプレッシャーをかけます。

解決方法

一時的な回避策として、バス マスターと AXI ブリッジの間に Avalon MM パイプライン ブリッジを追加して、AXI ブリッジの複数のマスター信号処理の問題を解決します。

関連製品

本記事の適用対象: 3 製品

Cyclone® V SX SoC FPGA
Arria® V SX SoC FPGA
インテル® Arria® 10 SX SoC FPGA

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