インテル® Stratix® 10 L タイル / H タイル・トランシーバー 10G RX インターフェイスでパケット損失が生まれるのはなぜですか?

インテル® Stratix®10 L タイル / H タイル・トランシーバー RX コア FIFO の問題により、次の条件がすべて満たされた場合、RX インターフェイスでパケット損失が発生します。

• 拡張 PCS トランシーバー RX コア FIFO が 10GBASE-R モードで構成
• TX リンクパートナーとインテル Stratix 10 トランシーバー RX 間の非ゼロ PPM。インテル Stratix 10 RX CDR リカバリー・クロックがrx_coreclkinより遅い
• トランシーバー PHY をリセットすると問題が発生する可能性があります。
  

この問題の影響を受ける一般的なアプリケーションは次のとおりです。

- ネイティブ PHY IP の 10GBASE-R、10GBASE-R 低レイテンシー、または KR FEC プリセット付き 10GBASE-R

- 10GBASE-KR PHY IP

- 10GBASE-R 低レイテンシー・イーサネット 10G MAC IP のデザイン例

問題が発生すると、アイドル文字がパケットのプリアンブルの間に正しく挿入されません。破損したパケットヘッダーを MAC レイヤーで認識できないため、パケットが失われます。

この問題を回避するには、以下のいずれかの回避策を使用してください。

1. TX リンクパートナーとインテル® Stratix® 10 トランシーバー RX 間で 0 PPM クロックを使用
2. コアロジックに同様の RX コア FIFO 機能を実装する代替として、1G/2.5G/5G/10G マルチレート・イーサネット PHY IP を使用

この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションの今後のリリースで修正される予定です。