記事 ID: 000077316 コンテンツタイプ: トラブルシューティング 最終改訂日: 2019/05/28

E タイル・ネイティブ PHY IP エンベデッド・ストリーマーを使用して新しい構成プロファイルをロードするダイナミック・リコンフィグレーション後に、インテル® Stratix® 10 E タイル・デバイス・トランシーバーがデータを送受信しないのはなぜですか。

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • Stratix® 10 E タイル・トランシーバー・ネイティブ PHY
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル Quartus® Prime Pro Edition ソフトウェア・バージョン 18.1 から 19.1 の問題により、E タイル・ネイティブ PHY IP パラメーター・エディターの Generate HDL ボタンを押した後、E タイル・トランシーバー MIF ファイルが更新されない場合があります。

    この問題の結果、デザインに以下の現象が 1 つ以上見られる場合があります。

    • MIF ストリーマ・ステータス・ビット (0x40141[0]) が、ハイにパルスするのではなく、ハイのままになることがあります。
    • MIF ストリーマー・ステータス・ビット (0x40141[0]) がハイにパルスすることはありません。
    • トランシーバーが正しく構成されていないため、予期しない送信/受信動作が発生します。

    解決方法

    この問題を回避するには、次の順序に従います。

    1) E タイル・ネイティブ PHY IP インスタンス<ip_name>ディレクトリーを削除します。

    2) E タイル・ネイティブ PHY IP インスタンス <ip_name>.ip パラメーター・エディターを開き、HDL を生成します。

    3) デザインを再コンパイルします。

    この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション / スタンダード・エディションのバージョン 19.2 で修正されています。

    関連製品

    本記事の適用対象: 2 製品

    インテル® Stratix® 10 TX FPGA
    インテル® Stratix® 10 MX FPGA

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