インテル® Arria® 10 および インテル® Stratix® 10 L タイル / H タイルデバイスをワイヤーレベル式で使用する場合、プラットフォーム・デザイナーで単方向トランシーバー PHY を統合できます。
インテル Arria 10 とインテル Stratix 10 L タイル / H タイルデバイスの単方向 PHY を単一の二重物理チャネルにマージする場合、インテル® Quartus®の Prime ソフトウェア・トランシーバー・フィッタールールに従う必要があります。1 つは、単方向 TX および RX トランシーバー PHY® Avalonメモリーマップド (AVMM) インターフェイスの reconfig_address、 reconfig_data、 reconfig_write、 およびreconfig_read 信号が共通であるということです。
完全なトランシーバーのマージルールは、次のユーザーガイドに記載されています。
- インテル Arria 10 トランシーバー PHY ユーザーガイド
- インテル Stratix 10 L および H タイル・トランシーバー PHY ユーザーガイド
インテル Arria 10 およびインテル Stratix 10 L タイル / H タイル・デバイスの単方向 TX および RX トランシーバー PHY は、共通のアドレス空間を共有します。
単方向 TX および RX PHY が同じアドレス空間を共有している場合、インテル Quartus Prime ソフトウェアのプラットフォーム・デザイナーは、アドレススペースが重複するエラーメッセージを生成します。プラットフォーム・デザイナーでこのアドレススペースが重複を修正すると、トランシーバー TX と RX PHY Avalonメモリーマップド・インターフェイス間にロジックを挿入します。これは、一般的なAvalon・メモリー・マップド・バスのインテル Quartus Prime ソフトウェア・トランシーバー・フィッター・ルール要件に違反しています。インテル Quartus Prime 開発ソフトウェアにデザインが収まらない可能性があります。
インテル® プラットフォーム・デザイナーでワイヤーレベル式を使用すると、トランシーバー TX と RX PHYs が同じアドレス空間を共有できます。
以下の例では、プラットフォーム・デザイナーで、「TX」という名前のトランスミッター PHY と「RX」という名前のレシーバー PHY を使用し、いずれも単一のAvalonメモリーマップド・パイプライン・ブリッジに接続されている方法を示します。
TX.reconfig_address = mm_bridge_0.m0_address
TX.reconfig_read =mm_bridge_0.m0_read
TX.reconfig_write = mm_bridge_0.m0_write
TX.reconfig_writedata = mm_bridge_0.m0_writedata
RX.reconfig_address = mm_bridge_0.m0_address
RX.reconfig_read = mm_bridge_0.m0_read
RX.reconfig_write = mm_bridge_0.m0_write
RX.reconfig_writedata = mm_bridge_0.m0_writedata