詳細
DLL & DQS ロジックブロックは、入力ジッターを拒否するように設計されています。DLL は、DQS 遅延設定が変更された場合のジッターを回避するために、コントロールワードにグレーコードされた値を使用します。また、デュアルフェーズ・検出器ブロックを使用して、コントロール・ワードの変更を確実に行うのは、アップ / ダウン信号が 4 サイクル連続して安定している場合のみです。
DQS クロックパスの唯一の不確定要素は、遅延ステップの解像度によって生じます。この不確実性は、使用される DQS 遅延ステージの数の関数であり、クロック周波数またはメモリー・インターフェイス規格に依存しません。この不確実性は、DQS フェーズシフト・エラーとして指定され、ALTMEMPHY & UniPHY タイミング解析スクリプトに含まれます。
デバイス・データシートから DQS 位相シフト・エラー仕様を取得できます (例: DC およびスイッチング特性(PDF) Stratix IV ハンドブックの章、表 1-46 では、DQS 位相シフト・エラーの仕様を示しています。