詳細
はい。2 つ目の CS のアクセスと行の間でチップセレクトの変更が既に開いているリードアクセスに戻る場合は、バス競合が発生する可能性があります。以下は、ACT = アクティブ化および RD = READ で競合が発生する可能性がある状況です。
DDR サイド
ACT A
RD A
ACT B
RD B
RD A
ローカルサイド
CS1 のリード行 A
CS2 のリード行 B
CS1 のリード行 A
コントローラーは、2 回目の読み込みで行 A が既に開いていると認識します。したがって、ACT は必要ありません。以下の図は、メモリーからFPGAに戻す際に読み込みデータに付随する dqs 信号を示しています (RD B の直後に RD A が続く時点)。
その結果、CS2 からの読み込みは失われる可能性があります。解決方法は、次のように NOP を挿入することです。
DDR サイド
ACT A
RD A
ACT B
RD B
NOP
RD A
ローカルサイド
CS1 のリード行 A
CS2 のリード行 B
nop (1 サイクルのリクエストをディ表明)
CS1 のリード行 A
Altera DDR SDRAM コントローラー・コア v1.2.0 の場合、これはユーザーが行う必要があります。v2.0 のコアでは、これは自動的に実行され、ユーザーには透過的になります。