記事 ID: 000077221 コンテンツタイプ: トラブルシューティング 最終改訂日: 2012/09/11

PLL インテル® FPGA IPに負の位相シフトを入力できますか?

環境

    インテル® Quartus® II ソフトウェア
    PLL 数
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Quartus® II ソフトウェア・バージョン 12.0 以前の問題により、PLL インテル® FPGA IPは負のフェーズシフト入力をサポートしていません。

解決方法

同等の位相シフトを実現するには、必要な負の位相シフトに 1 クロックサイクル (360°) を追加して、正の位相値を得ます。

この問題は、PLL インテル FPGA IPが負の位相シフト入力をサポートする Quartus® II ソフトウェア v12.1 から修正されました。

関連記事

関連製品

本記事の適用対象: 4 製品

Stratix® V GS FPGA
Stratix® V GT FPGA
Stratix® V GX FPGA
Stratix® V E FPGA

1

ご質問はこちらへ

サポートに問い合わせる

免責事項

1

本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。