記事 ID: 000077209 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/29

ALTDQ_DQS2デザインに矛盾する警告メッセージが表示されるのはなぜですか?

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Quartus® II ソフトウェア・バージョン 11.1SP2 以前のバージョンでは、Stratix® V でALTDQ_DQS2メガファンクションを使用して設計すると、以下の矛盾する警告が表示される場合があります。

    警告 (129000): stratixv_dqs_delay_chainプリミティブである atom "|vm_altdq_dqs2_stratixv:altdq_dqs2_inst|dqs_delay_chain" の入力ポート PHASECTRLIN は、法的に接続および / または設定されていません。
    情報 (129003: 入力ポート PHASECTRLIN[0] は定数信号によって駆動されますが、コンパイラーはこの入力ポートを実際の信号に接続することを想定しています
    情報 (129003): 入力ポート PHASECTRLIN[1] は定数信号によって駆動されますが、コンパイラーはこの入力ポートを実際の信号に接続することを想定しています。
    情報 (129007): コンパイラーは、stratixv_dqs_delay_chain atom「|vm_altdq_dqs2_stratixv:altdq_dqs2_inst|dqs_delay_chain」のuse_phasectrlinパラメーターが「FALSE」に設定されているため、入力ポート PHASECTRLIN の接続が解除されることを想定しています。

    ENAPHASETRANSFERREG ポート、RSTポート、PHASEINVERTCTRL ポートにも同様の警告が表示される場合があります。

    解決方法

    警告は害を与えかねありません。回避策は、警告で指定されているポートの接続を解除することです。ポートの接続が解除されると、警告は消えるはずです。

     

    この問題は、Quartus® II ソフトウェアの今後のリリースで修正される予定です。

     

    関連製品

    本記事の適用対象: 1 製品

    Stratix® V GX FPGA

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