記事 ID: 000077179 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/29

PCI Express のユーザーガイドでは、バリアントが TLP ヘッダーのアドレス変換および予約ビットを処理する方法を文書化しないでください

環境

    インテル® Quartus® II サブスクリプション・エディション
BUILT IN - ARTICLE INTRO SECOND COMPONENT

クリティカルな問題

詳細

PCI Express Base 仕様では、レシーバーは 必要に応じて、トランザクションのアドレス変換 (AT) ビットを確認します。 レイヤーパケット (TLP) および受信した TLP に AT の場合の不正な形式のフラグを設定します。 は 2'b00 ではありません。Arria V、Cyclone V、Stratix IV デバイスは、 このチェックは実行しません。これらのデバイスが TLP を アプリケーションレイヤーは、これらのビットをゼロの値に設定します。

さらに、これらのデバイスが TLP をアプリケーションに転送する場合 レイヤーは、TLP ヘッダーの Byte 1 の予約ビット [3:0] をゼロにします。 ルートポートは、TLP ヘッダーの Byte 0 の予約ビット [7] を設定します。 入力内容に応じて TLP が転送される場合は 1 に app_msi_req 変更します。 ピン。それ以外の場合、ルートポートはこの予約ビットを 0 に設定します。予約 ビット [7] はエンドポイントでは常に 0 です。

解決方法

回避策は必要ありません。ただし、以下を頼りにすることはできません。 不正な形式の TLP にフラグを付ける AT ビット。この問題はバージョンで文書化されています。 12.0 pci Express ユーザーガイドおよびCyclone向けArria V ハード IP V PCI Express 向けハード IP ユーザーガイド

関連製品

本記事の適用対象: 1 製品

インテル® プログラマブル・デバイス

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