詳細
この問題は、TSE クロックが内部ロジックではなくトップレベルのピンによって供給されるという前提に依存する TSE sdc ファイル内の制限が原因です。
解決方法
TSE クロックが内部ロジックから供給されている場合、 create_clock または create_generated_clock 割り当てが既に存在している場合、これらのクロックのクロック割り当てを削除するには、TSE sdc ファイルを変更する必要があります。
例えば：
TSE 入力クロック「clk」がトップレベルのクロックピンではなく内部 PLL によって与えられる場合、タイミング解析中に以下のような警告が表示されます。
警告: tse_constraints.sdc(363): clk をポートと一致させることができませんでした。
**TSE コアの構成により、ライン番号が異なる場合があります。
警告の原因は、TSE sdc ファイルに次のファイルが含まれていることです。 create_clock TSE コアの「clk」ポートが既に制約のある PLL 出力から供給されるため、不要になった「clk」入力のアサインメント。
警告を回避するには、 create_clock 必要ないため制約を受けます。
上記の解決方法は、トップレベルのピンではなく内部ロジックから供給される TSE クロックに適用されます。
この制限は、今後のトリプル・スピード・イーサネット IP リリースで解決される予定です。