記事 ID: 000077140 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/29

PCI Express* で Stratix V ハード IP を使用している場合、スロット機能レジスターの No Command Completed Support (ビット 18) が正しく設定されていないのはなぜですか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細 PCI® Express のStratix® V ハード IP の問題により、このビットが正しく設定されていません。
解決方法

この問題を回避するには:

1. 次の情報に移動します。

\< Quartus® II バージョン>\ip\altera\altera_pcie\altera_pcie_sv_hip_avst\pcie_sv_parameters_common.tcl

2. 交換:

add_parameter advanced_default_hwtcl_no_command_completed文字列 "true"

次の機能を備

add_parameter advanced_default_hwtcl_no_command_completed文字列 "false"

3. 以下を削除します。

set_parameter_value no_command_completed_hwtcl "true"

4. 次の情報に移動します。

\< quartus® II バージョン>\ip\altera\altera_pcie\altera_pcie_sv_hip_avst\pcie_sv_parameters.tcl

5. ラインを変更します。

場合 { == 1 } {

「true」をset_parameter_value no_command_completed_hwtcl

宛先:

場合 { == 1 } {
設定advanced_default_parameter_override [ get_parameter_value advanced_default_parameter_override ]
{ == 0 } の場合 {
「true」をset_parameter_value no_command_completed_hwtcl
} else {
set_parameter_value no_command_completed_hwtcl [ get_parameter_value advanced_default_hwtcl_no_command_completed ]
}

6. IP コアを再生成し、デザインを再コンパイルし、シミュレーションします。

この問題は、今後の Quartus® II ソフトウェアで修正される予定です。

関連製品

本記事の適用対象: 3 製品

Stratix® V GX FPGA
Stratix® V GT FPGA
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