記事 ID: 000077040 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

ポート幅が HDL 式に設定されている場合、コンポーネント・エディターが誤って検証エラーを生成する可能性があります。

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    Qsys を使用してブロックシンボルファイル(.bsf)を生成する場合 回路図デザインエントリーの場合、生成されたシンボルのポートは次の場合があります。 任意の順序で表示されます。ポートの順序が変更される場合があります。 ファイルを再生成します。

    解決方法

    回路図を使用して Qsys システムをインスタンス化する場合、 .bsf 記号を再生成して信号を再接続する必要があります。 を変更するたびにブロック図ファイル(.bdf)に表示されます。 Qsys システムのトップレベルの信号。変更しない場合 Qsys システムの最上位信号では、記号をオフにすることができます bdfで生成済みのシンボルを生成して再利用します。 また、VHDL または Verilog トップレベルのデザインファイルを使用してインスタンス化することもできます。 Qsys システムにインストールしてください。

    関連製品

    本記事の適用対象: 1 製品

    インテル® プログラマブル・デバイス

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