詳細
PCI Express* のAltera® Stratix® V ハード IP に問題があるため、GUI の [PCIe 機能リンク] タブの [スロットクロック構成] 設定に関係なく、ハードウェア・スロット・クロック・コンフィグレーション・ビット (リンク・ステータス・レジスター[12]) は常に PCIe* コンフィグレーション・スペースで 1 に設定されます。この問題は、シミュレーションとハードウェアの両方で発生します。
解決方法
この問題を回避するには、\synthesis\submodules ディレクトリーのaltpcie_hip_256_pipen1b.v ファイルを以下のように編集してください。
1) 0088 add --> パラメーター slotclk_cfg = 「dynamic_slotclkcfg」の付近、
2) 2699 付近に --> .slotclk_cfg (slotclk_cfg) を追加、
この問題は、インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディション v17.0 以降修正されています。