詳細
インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション 19.1 ~ 19.4 で既知の問題があるため、インテル® Arria® 10 および 10 GX デバイスインテル® Cyclone®使用時に JESD204B インテル® FPGA IP サンプル・デザインが正しく動作しなくなる場合があります。これは、JESD204B インテル® FPGA IPデザイン例をシミュレーションしている場合は、合成中に 2 個の未検出ポート、および 1 個の欠落ポートが原因です。
解決方法
この問題を回避するには、以下の手順に従ってください。
1. 例えばデザイン合成では、365 行目の 「//ed_synth」 にある「 altera_jesd204_ed_RX_TX.sv」 にこれらの 2 つのポートを追加します。
{
.jtag_avmm_bridge_master_reset_reset (jtag_avmm_rst)
.jtag_reset_in_reset_reset_n (1'b1)
}
2. デザインのシミュレーションなど、365 行目の「//ed_sim/testbench/models」にある「altera_jesd204_ed_RX_TX.sv」にこのポートを 364 行目に追加します。
{
.jtag_reset_in_reset_reset_n (1'b1)
}
この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 20.1 以降修正されています。