記事 ID: 000077025 コンテンツタイプ: トラブルシューティング 最終改訂日: 2020/09/14

イーサネット インテル® FPGA IP 10G/25G PTP バリアントに E タイルハード IP を使用する場合、タイミング・アナライザー o_sclk信号を制約のないクロックとしてレポートしますか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • イーサネット用 E タイル・ハード IP インテル® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    イーサネット インテル® FPGA IP 10G/25G PTP バリアントに E タイルハード IP を使用する場合、 o_sclk 信号はクロック・ネットワークを介してルーティングされる非同期パルスです。タイミング・アナライザーは、 o_sclk 信号をクロックソースとして誤って識別し、制約のないクロックとして報告します。

    解決方法

    回避策は不要であり、制約のないクロックとしての o_sclk のタイミング・アナライザー分析は無視してかまいません。

    関連製品

    本記事の適用対象: 3 製品

    インテル® Stratix® 10 TX FPGA
    インテル® Stratix® 10 DX FPGA
    インテル® Agilex™ 7 FPGA & SoC FPGA F シリーズ

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