記事 ID: 000077021 コンテンツタイプ: トラブルシューティング 最終改訂日: 2020/07/29

Gen3 モードでエンドポイントとして動作しているのに、インテル® Arria® 10 PCIe* ハード IP のレーン・イコライゼーション・コントロール・レジスターに誤った初期プリセット値が格納されるのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディション
  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • インテル® Arria® 10 Cyclone® 10 PCI Express* のハード IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    シリコンの問題により、インテル® Arria® 10 PCIe* ハード IP は、Gen3 モードでエンドポイントとして動作している場合、EQ TS からではなく、受信した各 TS から「トランスミッター・プリセット」および「レシーバー・プリセット・ヒント」の初期値をキャプチャーします。これにより、保存されている「アップストリーム・ポート 8.0 GT/s トランスミッター・プリセット」と「アップストリーム・ポート 8.0 GT/s レシーバー・プリセット・ヒント」の値が正しくなくなります。

    解決方法

    このシリコン問題の回避策はありません。この問題はリンクトレーニングに影響を与えないため、安全に取り込むことができます。

    この問題のため、インテル® Arria® 10 PCIe* ハード IP が Gen3 モードでエンドポイントとして動作している場合、最初にキャプチャされたプリセットとプリセット・ヒントを確認するために「レーン・イコライゼーション・コントロール・レジスター」を参照しないでください。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Arria® 10 FPGA & SoC FPGA

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