記事 ID: 000077020 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/03/10

インテル® Stratix® 10 L タイルおよび H タイルデバイスで PCI Express* のインテル® Stratix® 10 ハード IP を使用する PCIe* Gen 3 x16 リンクで、LCRC エラーまたはコンプリション・タイムアウト・エラーなしで、ホストシステムが破損したデータを受信するのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • Avalon-MM インテル® Stratix® 10 PCI Express* のハード IP
  • Avalon-ST インテル® Stratix® 10 PCI Express* のハード IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    PCIe* Gen 3 x16 バリアントのインテル® Stratix® 10 ハード IP の Tx FIFO のほぼ完全なスレッショルド・パラメーターは限界です。LCRC エラーまたは完了タイムアウトエラーなしで破損したデータが表示される場合があり、リンクのリカバリーは発生しません。

    PCIe* Gen 3 x8 や Gen 3 x4 などのその他の IP タイプは影響を受けません。

    関連する KDB があります。

    インテル® Stratix® 10 L および H タイルデバイスで PCI Express* インテル® Stratix® 10 ハード IP を使用しているリンクで、PCIe* 完了タイムアウトエラーが発生するのはどうしてですか?

     

     

    解決方法

    この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション バージョン 20.4 から修正されています。

    この問題を解決するには、PCIe* Gen 3 x16 バリアントのインテル® Stratix® 10 ハード IP を再生成し、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション バージョン 20.4 以降のバージョンでデザインを再コンパイルして修正を組み込む必要があります。

    関連製品

    本記事の適用対象: 5 製品

    インテル® Stratix® 10 GX FPGA
    インテル® Stratix® 10 MX FPGA
    インテル® Stratix® 10 TX FPGA
    インテル® Stratix® 10 SX SoC FPGA
    インテル® Stratix® 10 NX FPGA

    ご質問はこちらへ

    サポートに問い合わせる

    免責事項

    1

    本サイトでのすべてのコンテンツの投稿および使用には、Intel.com の利用規約が適用されます。

    このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。