UniPHY DDR3 IP にバグがあり、Arria® V および Cyclone® V ハードおよび HPS メモリー・コントローラー向けに生成される 16 行、11列、3 バンク・アドレス・ビットのシングルチップ選択 8Gbit DDR3 メモリー・デバイスのコンフィグレーションが誤って許可されます。
サポートされている DDR3 デバイスの最大数容量構成は次のとおりです。
ハード・メモリー・コントローラーおよび HPS メモリー・コントローラー: 16 行 / 10 カラム、3 バンクビットのアドレス構成でチップあたり 4Gbit セレクト
ソフト・コントローラー: チップ当たり 8Gbit セレクト、アドレス構成は 16 行、11 列、3 バンクビット。
Arria® V ハードおよび HPS メモリー・コントローラーでサポートされている構成の詳細については、『Arria V ハンドブック』の表 7-17: Arria® V ハード・メモリー・コントローラーの機能を、『Arria V ハード・プロセッサー・システム・テクニカル・リファレンス・マニュアル』の表 11-1: SDRAM コントローラー・インターフェイス・メモリー・オプション を参照してください。
Cyclone® V ハードおよび HPS メモリー・コントローラーでサポートされている構成の詳細については、『Cyclone V ハンドブック』の表 6-14: Cyclone® V ハード・メモリー・コントローラーの機能を、『Cyclone V ハード・プロセッサー・システム・テクニカル・リファレンス・マニュアル』の表 11-1: SDRAM コントローラー・インターフェイス・メモリー・オプション を参照してください。