インテル® Stratix® 10 DDR4 IP パラメーター・エディターでクラムシェル・トポロジーを有効にすると、各ランクに上部と下部のメモリー・チップを個別に構成するために 2 つの CS ピンが必要です。以下のコンテンツでは、シングルランクおよびデュアルランクのデザインで、CS ピンをFPGAからメモリー・チップにマッピングする方法を示します。
シングルランク・コンポーネントの場合:
上位 (非ミラーリング) コンポーネント (FPGA_CS0) は、MEM_TOP_CS0
底面 (ミラー化) コンポーネント (FPGA_CS1) は、MEM_BOT_CS0
デュアルランク・コンポーネントの場合:
FPGA_CS0 がMEM_TOP_CS0に進み、FPGA_CS1 がMEM_TOP_CS1
下部 (ミラー化) コンポーネント、FPGA_CS2 はMEM_BOT_CS0に進み、FPGA_CS3 は MEM_BOT_CS1