記事 ID: 000076994 コンテンツタイプ: 製品情報 & ドキュメント 最終改訂日: 2019/10/17

インテル® Stratix® 10 DDR4 IP チップ・セレクト・シグナルは、クラムシェル・トポロジーの上下メモリー・デバイスにマッピングされますか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • 外部メモリー・インターフェイス・インテル® Stratix® 10 FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Stratix® 10 DDR4 IP パラメーター・エディターでクラムシェル・トポロジーを有効にすると、各ランクに上部と下部のメモリー・チップを個別に構成するために 2 つの CS ピンが必要です。以下のコンテンツでは、シングルランクおよびデュアルランクのデザインで、CS ピンをFPGAからメモリー・チップにマッピングする方法を示します。

    解決方法

    シングルランク・コンポーネントの場合:

    上位 (非ミラーリング) コンポーネント (FPGA_CS0) は、MEM_TOP_CS0

    底面 (ミラー化) コンポーネント (FPGA_CS1) は、MEM_BOT_CS0

    デュアルランク・コンポーネントの場合:

    FPGA_CS0 がMEM_TOP_CS0に進み、FPGA_CS1 がMEM_TOP_CS1

    下部 (ミラー化) コンポーネント、FPGA_CS2 はMEM_BOT_CS0に進み、FPGA_CS3 は MEM_BOT_CS1

    関連製品

    本記事の適用対象: 1 製品

    インテル® Stratix® 10 FPGA & SoC FPGA

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