記事 ID: 000076988 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/29

カスタマイズされた PCI Express* シミュレーションでtx_st_ready0がディザスレーションされたままなのはなぜですか?

環境

  • PCI Express*
  • シミュレーション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    自動生成される PCI Express®サンプルチェーン・デザインのトップレベル・テスト・ベンチ・ファイル<>_example_chaining_pipen1b.vhd のロジックが間違ったクロックに接続されている場合があります (internal_core_clk_out)。

    _example_chaining_pipen1b.vhd のすべてのロジックは   、PCIe® core インスタンスおよびAltera®サンプルエンティティーに示されているように、pld_clkに接続されている必要があります。

    pld_clkとinternal_core_clk_outは、論理上同じです。しかし、   シミュレーションのpld_clkはデルタ遅延のためinternal_core_clk_outと同等ではありません。

    関連製品

    本記事の適用対象: 1 製品

    Stratix® IV GX FPGA

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