PCIe® ハード IP (HIP) コアはループバック・マスターをサポートしませんが、デバイス・トランシーバー・アーキテクチャーの章に示されているように、PCIe リバース・パラレル・ループバック構成を介したループバック・スレーブをサポートします。
以下のリストでは、ループバック・シーケンスについて説明します。
1. PCIe HIP コアは、Configuration.LinkWidth.Start ステート中に RC が TS1/TS2 のループバック・ビット (シンボル 5 のビット 2) を表明するとループバック状態になります。 EP と RC の両方が PCI Express Base 仕様で定義されている規則に従う必要があります。
2. ループバック状態に正常に入った後、PIPE インターフェイスの仕様で求められるとおり、コアは自動的に tx_detectrxloopback=1 と txelecidle=0 を表明します。これにより、レシーバー・チャネル PCS の Rate Match FIFO の後に、Altera・トランシーバーがデータを関連付けられたトランスミッター・チャネルにルーティングするように指示します。受信データは、CDR、デシリアライザー、8b/10b デコーダー、Word Aligner、および Rate Match FIFO を通過してから、ループして送信側に戻ります。送信データは、送信される前に Rate Match FIFO、8b/10b エンコーダー、シリアライザーを通過します。
3. RC は、PCI Express Base 仕様の要求に応じて、ループバック・モード中に 8b/10b エンコードされたパターンを EP レシーバーに送信します。また、Rate Match FIFO がオーバーフローまたはアンダーフローがないことを確認するために SKIP OS を送信する必要があります。同様に、必要に応じて、SKIP OS は、レートマッチ FIFO によって EP 送信方向に挿入されます。そのため、EP 送信モニターは、ループバック送信データと元の受信データを比較する際に、これを考慮する必要があります。 ループバック・パターンは、8b/10b エンコードされた PCIe データではないので PRBS データにすることはできません。
4. 良好なデータを適切に受信するには、RC 送信ピンと EP 受信ピンの間に AC 結合が必要です。PCIe CEM (プラグインボード) 仕様に従って、AC 結合コンデンサーは常に送信デバイスのピンを備えたボード上に存在します。テスターが、COAX ケーブルを介して PCI-SIG コンプライアンス・ベースボード (CBB) に接続されているインテルのカードに取り付けられている場合、CBB に AC 結合コンデンサーがない場合、同じ効果を提供するために、物理的な DC ブロックをケーブルに沿って追加する必要があります。そのため、各 RC 送信と EP 受信ピンの間には AC 結合コンデンサーまたは物理的な DC ブロックが必要です。
5. RC および EP のシステム・リファレンス・クロックは、PCIe 仕様に従って /-300ppm 以内に動作する必要があります。
このため、PCIe 仕様では、ループバックがこの範囲を処理するために必要に応じて SKIP OS を挿入または削除できる Rate Match FIFO を通過するように指定しています。