記事 ID: 000076959 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

インテル® Stratix® 10 DDR4 IP が Exit Power Down to Refresh Minimum Delay (tXP) に違反する原因は何ですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • 外部メモリー・インターフェイス・インテル® Stratix® 10 FPGA IP
  • メモリー・インターフェイスとコントローラー
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Stratix® 10 DDR4 IP の問題により、コントローラーが TXP タイマーを使用して論理ランク・リフレッシュ・リクエストを適切にゲートしない可能性があるため、Exit Power Down to Refresh Minimum Delay (tXP) に違反する可能性があります。そのため、論理ランクの更新要求は無視される可能性があり、最終的には不十分な更新につながる可能性があります。

    この問題は、 自動パワーダウンを有効にする オプションがオンになっているときに、メモリーフォーマットが RDIMM または LRDIMMとして選択され、 チップ ID の幅 が任意の 3DS 構成に設定され 、DIMM 当たりの物理ランク数 が 1 より大きい値に設定されている場合に発生する可能性があります。

     

    解決方法

    この問題を回避するには、[ ユーザー・リフレッシュ・コントロールを有効にする] オプションを選択して、追加の更新要求を実行します。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Stratix® 10 FPGA & SoC FPGA

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