詳細
PLL リファレンス・クロック接続が 8 つ以上の I/O バンクにまたがっている場合、インテル® Stratix® 10 EMIF IP を使用すると、以下のようなエラー・メッセージが表示されることがあります。
内部エラー: サブシステム: CPLL、ファイル: /quartus/periph/cpll/refclk_gen6_param_util.cpp、ライン: 387
12 タイルの基準クロック・ネットワークは現在サポートされていません。
これは通常、コア・クロックまたは PLL リファレンス・クロックを共有する I/O 列に複数の外部メモリー・インターフェイスを配置した大規模なインテル Stratix 10 デバイスで見られます。コアクロックを共有する場合、PLL リファレンス・クロックは、コア・クロック・マスターとスレーブ間を接続するコア・クロック共有バスにも分散されます。
解決方法
EMIF PLL リファレンス・クロックが同じ I/O 列の 8 つ以上の隣接する I/O バンクに接続されていないことを確認します。インテル® Stratix® 10 デバイスの I/O バンクの詳細については、インテル® Stratix 10 デバイスのピン配置ファイルを参照してください。
ピン配列ドキュメントの最初のページの表には、サポートされている各パッケージの各 I/O バンクのピン数で結合された I/O バンクが表示されています。PLL リファレンス・クロック・パスに対する 8 個の I/O バンクの決定には、結合されていない、表に「-」と記載されている I/O バンクも含まれます。