記事 ID: 000076956 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/29

Seriallite III は、crc_error_injectの入力信号に対して 2 個のリタイミング・クロックにタイミング違反を発生させます

環境

  • インテル® Quartus® II サブスクリプション・エディション
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細 Serialite III MegaCore バージョン 13.1 以前では、2 つの異なるクロック間で Time2 でタイミング違反が発生する場合があります。タイミング違反には、crc_error_injectの入力信号が含まれます。Seriallite III ユーザーガイドでは、「tx_user_clock」を使用して「crc_error_inject」信号を駆動するようユーザーに指示します。crc_error_inject信号が Seriallite III コア内の正しいクロックに同期されていないため、タイミング違反が解消されます。
    解決方法

    Seriallite III MegaCores バージョン 13.1 以前では、内部クロックを使用してcrc_error_injectの入力信号を同期する必要があります。 次の図は、この問題の回避策を示しています。

    Figure 1.

    ユーザーは、階層上に出力ポートを作成して、内部クロック「tx_coreclkin」をトップレベルのモジュールにルーティングする必要があります。 ユーザーのトップレベルのデザインでは、「tx_coreclkin」クロックを使用して「crc_error_inject」の入力信号を駆動することができます。

    Seriallite III インスタンス名「sl3」とユーザーのトップレベルデザインをトップと仮定すると、以下は上記のソリューションを実装する手順です。

    関連製品

    本記事の適用対象: 4 製品

    Arria® V GZ FPGA
    Stratix® V GS FPGA
    Stratix® V GX FPGA
    Stratix® V GT FPGA

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