記事 ID: 000076946 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

RapidIO II 自動生成 VHDL シミュレーション・テストベンチが RapidIO II IP コアの特定の構成でコンパイルできないのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • RapidIO II (IDLE2 最大 6.25Gbaud) インテル® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    RapidIO® II IP コアの一部の構成では、生成された VHDL シミュレーションで、別のエンティティーをインスタンス化しているエンティティーにポートが存在しないコンパイルエラーが発生します。
     
    ModelSim® Simulator のエラー例。

    エンティティー「」のポート「」は、インスタンス化されるコンポーネントではありません。

    このエラーは、I/O マスター、I/O スレーブ、Doorが、メンテナンスまたはパススルー・モジュールが無効になっているバリエーションでのみ検出されます。

    Verilog のバージョンは影響を受けません。

    解決方法

    Verilog バージョンのシミュレーション・テストベンチを使用します。

    関連製品

    本記事の適用対象: 7 製品

    インテル® Arria® 10 FPGA & SoC FPGA
    Arria® V GT FPGA
    Arria® V GX FPGA
    Arria® V GZ FPGA
    Cyclone® V FPGA & SoC FPGA
    Stratix® V FPGA
    インテル® Stratix® 10 FPGA & SoC FPGA

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