詳細
DDR4 IP は、I/O 標準 POD-12 で DQS グループ信号に使用されるFPGA I/O バンクの VREFB ピンに接続された外部 VREF レールを必要としません。
VREF は内部で生成され、キャリブレーションされます。Quartus® Prime Fitter Report I/O Bank Usage セクションでは、VREF 要件がないことを示しています。
DDR4 メモリー・デバイスの VREFCA ピンに対してのみ 0.6V の外部 VREF レールが必要となります。このピンの近くにデカップリング・コンデンサーを追加することを推奨します。
データ信号 (DQ、DQS、DM/DBI) の VREF は、DDR4 メモリーデバイスおよびFPGA DDR4 インターフェイス DQS グループ I/O バンク内で内部で生成されます。
以下は、VREF キャリブレーションに関する追加情報です。
FPGA：
VREF キャリブレーションの精度は、I/O レーン当たりです (8 DQS グループ)。
EMIF ツールキットのキャリブレーション・レポートでは、FPGA VREF が VREFIN 設定です。
DDR4 メモリー:
DDR4 IP は dram ごとのアドレス指定機能をサポートするため、複数メモリー・コンポーネント・インターフェイスでは、各 DDR4 コンポーネントに異なるキャリブレーション済み VREF 値を割り当て可能です。
EMIF ツールキットのキャリブレーション・レポートでは、DDR4 メモリー VREF は VREFOUT 設定です。