記事 ID: 000076910 コンテンツタイプ: トラブルシューティング 最終改訂日: 2022/01/25

インテル® Stratix® 10 MX の高帯域幅メモリー (HBM2) インターフェイス IP サンプルデザインに、最小パルス幅違反FPGA表示されるのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • 広帯域メモリー (HBM2) インターフェイス・インテル® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 19.1 以前のバージョンで問題が発生したため、インテル® Stratix® 10 MX FPGAを対象に HBM2 (High Bandwidth Memory) インターフェイス IP のサンプルデザインを作成すると、最小パルス幅違反が生じる場合があります。

    解決方法

    この問題を回避するには、以下の該当するリンクからインテル® Quartus® Prime Pro Edition ソフトウェア・バージョン 19.1 patch 0.04をダウンロードしてインストールしてください。パッチをインストールした後、Readme ファイルに表示されている手順に従います。

    この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 19.2 以降で修正されています。

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