記事 ID: 000076909 コンテンツタイプ: トラブルシューティング 最終改訂日: 2019/02/01

シミュレーション中に、AXI バス・インターフェイスと インテル® Stratix® 10 MX HBM2 シミュレーション・モデル・メッセージの間に、書き込みおよび読み取りデータが一致しないのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • 外部メモリー・インターフェイス・インテル® Stratix® 10 FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    このミスマッチは、AXI バス・インターフェイスからの書き込みデータが、インテル® Stratix® 10 MX HBM2 IP のソフトアダプターおよびユニバーサル・インターフェイス・ブロック・サブシステムを通じて、インテル® Stratix® 10 MX HBM2 メモリーモデルに達する前に発生します。

    解決方法

    HBM2 メモリーモデルで報告される「書き込みデータ」バス値が、データバス反転 (DBI) のために変更されました。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Stratix® 10 FPGA & SoC FPGA

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