記事 ID: 000076880 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

Aldec Riviera-PRO 2017.02 で インテル Stratix 10 デザインをシミュレーションする際に、 0.00 時間エラーが発生するのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • シミュレーション、デバッグ、検証
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    Aldec Riviera-PRO* 2017.02 のバグにより、インテル® Stratix® 10 のデザインをシミュレーションする際に以下のラインと同様の 0.00 時間エラーが発生する場合があります。

    # KERNEL: エラー: ビット「cr_rlpbk_en」の属性に不正な競合値がある

    解決方法

    この問題を解決した Riviera-PRO の新しいバージョンについては、Aldec にお問い合わせください。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Stratix® 10 GX FPGA

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