記事 ID: 000076866 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

デザイン内のトランシーバー・ブロックの ~OBSERVABLE 出力ポートが、保持解析用に拘束されていないと報告されているのはなぜですか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

Quartus® II ソフトウェア・バージョン 9.1 SP1 以前では、保持解析用の IV GX トランシーバー・ブロック内の~OBSERVABLERXANALOGRESET などの~OBSERVABLE 出力ポートStratix®自動的に制限されない場合があります。derive_pll_clocks コマンドは、セットアップ分析のために出力ポートにset_max_delay割り当てのみを追加します。また、保留解析に必要な対応するset_min_delay割り当ては行いません。

保留解析のために出力ポートを制約するには、~OBSERVABLE 出力ポートに次のset_min_delayコマンドを追加します。
set_min_delay 0 ~ [get_ports ]

この問題は、Quartus® II ソフトウェアの今後のバージョンで修正される予定です。

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Stratix® IV GX FPGA

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