詳細
2 つのパッド間の電流シンクによって制限されたAPEX™FPGAファミリーとは異なり GNDIO 、Stratixデバイスでは、他の I/O ピンに対して電流制限が適用されます。Alteraでは、Stratix・デバイス・ハンドブック の「Stratix & Stratix GX デバイスの使用」の章に記載されているとおり、サーマル強化型のラプレンズ・ダウン・パッケージには最大 200mA、隣接する 10 ピンのワイヤーボンド・パッケージには 150mA を推奨しています。インテル®Quartus® II ソフトウェアでもこの制限値がチェックされ、ピンの割り当てが電流制限を超えるとフィットしない場合があります。
例えば、FineLine BGA™ パッケージの 1 バンクに 10 個の GTL 出力ピンがある場合、隣接する 10 個のピンを選択したときに、そのグループに GTL 出力が 6 個しかないようなピンの広がりが必要です。計算は以下の通りです。
隣接するピン 10 個当たりの GTL 出力数
= GTL 出力の場合、隣接する 10 個のピンあたり 200mA、ピン当たり 34mA の使用が可能
= 6 ピン
表 1 は、お使いのデザインに適した 1 個のピン構成を示しています。
| 表 1。I/O ピンの指定 | |
| ピン番号 | ピン指定 |
| 1 | GTL |
| 2 | GTL |
| 3 | GTL |
| 4 | GTL |
| 5 | GTL |
| 6 | GTL |
| 7 | (1) |
| 8 | (1) |
| 9 | (1) |
| 10 | (1) |
| 11 | GTL |
| 12 | GTL |
| 13 | GTL |
| 14 | GTL |
| 15 | GTL |
| 16 | GTL |
表 1 への注:
(1) これらのピンは、ピンまたは入力の組み込みタイプです。