記事 ID: 000076850 コンテンツタイプ: トラブルシューティング 最終改訂日: 2019/06/29

データ・コンフィグレーションを「差動」に設定すると、インテル® Arria® 10 FPGA IP 向けパラレル・インターフェイスの PHY Lite がシミュレーションに失敗するのはなぜですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    パラレル・インターフェイスの PHY Lite インテル® Arria® 10 FPGA
BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

インテル® Quartus® Prime ソフトウェア・バージョン 19.1 の問題により、データ・コンフィグレーションを「差動」に設定すると、シミュレーション・リード・エラーが発生する可能性があります。

解決方法

これらの問題を回避するには、altera_phylite_arch_nf_*\sim ディレクトリーの下にある *phylite_io_bufs.sv ファイルを開きます。

 

次から行を変更します。

group_data_out_n [grp_num][47: GROUP_PIN_WIDTH[grp_num]-1]={(MAX_WIDTH-GROUP_PIN_WIDTH[grp_num]){1'b0}} を割り当てます。

宛先：

group_data_out_n [grp_num][47: GROUP_PIN_WIDTH[grp_num]]={(MAX_WIDTH-GROUP_PIN_WIDTH[grp_num] 1){1'b0}} を割り当てます。

 

この問題は、インテル® Quartus® Prime ソフトウェアのバージョン 19.3 以降で修正されています。

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インテル® Arria® 10 FPGA & SoC FPGA

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