記事 ID: 000076833 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/27

インテル® P タイル Avalon®-ST for PCI Express* IP RX インターフェイスの動作は、リセット条件によって異なるのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • Avalon-ST インテル® Stratix® 10 PCI Express* のハード IP
  • PCI Express*
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    PCI Express* IP 向けインテル® P タイル Avalon®-ST は、FPGA・ファブリックにスキューモジュールを実装し、エンベデッド・マルチダイ・インターコネクト・ブリッジ (EMIB) インターフェイスから来る受信側パケットを再調整します。deskew モジュールにリセットの問題があり、Avalon-ST RX インターフェイスの位置がずれる可能性があります。

    解決方法

    この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションバージョン 20.1 で修正されています。

    関連製品

    本記事の適用対象: 2 製品

    インテル® Agilex™ F シリーズ FPGA および SoC FPGA
    インテル® Stratix® 10 DX FPGA

    このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。