記事 ID: 000076831 コンテンツタイプ: トラブルシューティング 最終改訂日: 2020/10/07

E タイル 100G イーサネット・ダイナミック・リコンフィグレーション・デザイン例の生成が、インテル Agilex 7 FPGAデバイスと インテル® Stratix® 10 FPGA デバイスの両方で失敗する理由は何ですか?

環境

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
    Arria® 10 および Stratix® V 向け低レイテンシー 100G イーサネット・インテル® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT

クリティカルな問題

詳細

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション バージョン 20.1 の問題により、イーサネット 100G ダイナミック・リコンフィグレーションの E タイルハード IP デザイン例の生成は、インテル Agilex 7 FPGAデバイスと インテル® Stratix® 10 FPGA デバイスの両方で失敗します。

 

 

解決方法

この問題の回避策は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 20.1 に存在しません。

この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション のバージョン 20.2 リリースで修正されました。

関連製品

本記事の適用対象: 4 製品

インテル® Stratix® 10 DX FPGA
インテル® Agilex™ 7 FPGA & SoC FPGA F シリーズ
インテル® Stratix® 10 MX FPGA
インテル® Stratix® 10 TX FPGA

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