記事 ID: 000076830 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/05/05

25G イーサネット・インテル® FPGA IPが 100% のスループットを達成できないのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディション
  • 25G イーサネット・インテル® FPGA
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    25G イーサネット・インテル® FPGA IP・コアの問題により、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 20.2 以前では、IP が 100% のスループットを達成できない場合があります。

    これは、TX データパスに RSFEC アラインメント・マーカーを挿入したために IP がデータレートの損失を補償しないためです。25G イーサネット・インテル® FPGA IP コアは、IEEE 802.3 仕様のセクション 108.5.2.2「送信方向のコードワード・マーカーのレート補償」に準拠していません。その結果、IP は 99.995% より高いスループットを達成できません。

    解決方法

    この問題の回避策はありません。

    この問題は、インテル® Stratix® 10 デバイス用の インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 20.3 以降で修正されています。

    この問題は、インテル® Arria® 10 デバイス用の インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 20.4 以降で修正されています。

    関連製品

    本記事の適用対象: 2 製品

    インテル® Arria® 10 FPGA & SoC FPGA
    インテル® Stratix® 10 FPGA & SoC FPGA

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