Stratix® II デバイス・ハンドブック: 既知の問題

問題367361、Vol.2、第 2 章「Stratix II およびStratix II GX デバイスにおける TriMatrix エンベデッド・メモリー・ブロック」、バージョン 4.5

Stratix II デバイス・ハンドブック の表 2-1、Stratix II GX デバイス・ハンドブックの表 8-1 には、M-RAM ブロックで使用可能な構成として「16K x 36」を表示する必要があります。

問題132933:第 2 巻、第 7 章。Stratix II およびStratix II GX デバイス、バージョン 4.5 のコンフィグレーション

表 7 ~ 22Stratix II およびStratix II GX デバイスの専用コンフィグレーション・ピン。表に誤って「EPC2 デバイスを使用する場合は、外部の 10-k NSG プルアップ抵抗のみを使用する必要があります」と n KIOSKUS およびCONF_DONEの説明に記載されています。これは EPC1 用であり、EPC2 用ではありません。表に「EPC1 デバイスを使用する場合は、外部の 10-k NSG プルアップ抵抗のみを使用してください」と n KIOSKUS およびCONF_DONEの説明に記載してください。

問題の1001910、Vol.2、第 5 章「Stratix II およびStratix II GX デバイスにおける DPA 搭載高速差動 I/O インターフェイス」、バージョン 2.2

DPAUasge Guidelinesshow 各高速 PLL は、1 つのバンクで DPA モードで最大 25 の連続行をドライブできます (リファレンス・クロック行は含まれません)。この制限は、2 つのチャネル間のスキューを最小限に抑えることを目的としています。Quartus® II ソフトウェア・バージョン 8.0 以降、この制限は削除されています。2 つのチャネル間のスキューを考慮するには (ボードレベルのスキューにも起因する場合があります)、レシーバー・データの配置を使用して複数のチャネル間でアライメントを確保します。

問題10003860,第 2 巻、第 5 章「DC & スイッチング特性」、バージョン 4.5

表 5-1 は、絶対最大 DC 電圧 (Vi) が 4.6V であることを示しています。これは 4.0V にする必要があります。AC 電源への移行時には、表 5-2 に示すようにデューティサイクルで電圧が 4.0V を超える場合があります。

問題の10003254、第 2 巻、第 7 章「Stratix II &Stratix II GX デバイスの構成」、バージョン 4.5

JTAG TCK プルダウン抵抗器の値が、図 7-35 で正しく 10k-トリンクとして指定されていません。正しい外部プルダウン抵抗の値は 1k-分です。この強力な抵抗により、TCK 信号はロジック低レベルで偏ります。

問題10003059、Vol.2、第 4 章「Stratix II およびStratix II GX デバイスにおける選択可能な I/O 規格」、バージョン 4.6

表 4-2 は、I/O バンク 9~12 で 1.2V HSTL がサポートされていることを示している必要があります。1.2V HSTL をサポートしない I/O バンクは、I/O バンク 1、2、3、5、および 6 のみです。

問題10001024、Vol.2、第 3 章「Stratix II およびStratix II GX デバイスの外部メモリー・インターフェイス」、バージョン 4.4。

周波数モード 2 のStratix® II & Stratix II GX DLL 周波数範囲の仕様が強化されました。新しい仕様は以下のとおりです。

問題の10005939第 2 巻、第 13 章「Stratix II&Stratix II GX デバイスの構成」、バージョン 4.4。

ページ 13-103in では、ピンの説明に「AS モードでリモート・システム・アップグレードを使用する場合、RUnLU ピンは汎用 I/O ピンとして利用できます」と正しく記載されています。リモート・アップデート・コンフィグレーション・モードまたはローカル・アップデート・コンフィグレーション・モードを使用しない場合、このピンは汎用の I/O ピンとして使用できます。