インテル® Stratix®10 MX HBM2 コントローラーが、ユーザー・インターフェイスから AXI RREADY がアサートされるまで、AXI RVALID 信号を主張しないのはなぜですか?

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 19.4 以前のバージョンで問題が発生したため、インテル Stratix® 10 MX HBM2 IP はaxi___rready信号がユーザー・インターフェイスから表明されるまでaxi___rvalid信号を主張しません。

なお、refer to channel および疑似チャネル番号。

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 19.3 以前では、altera_axi_ufi_soft_logic.sv ファイルを開いて以下を変更することで、この問題を回避できます。

(423:00 以降)

ufi_rready = PHY_THROTTLE_RDATA_BRESPを割り当てますか?

(rready &rdata_fifo_almost_empty) : rready;  以前は

     (rdata_fifo_almost_empty) : rready;                   後

generate if (PHY_THROTTLE_RDATA_BRESP) が始まる

rvalid = を割り当てます (rready & ~rdata_fifo_empty); 以前は

    rvalid = (~rdata_fifo_empty) を割り当てます。                 後

この問題は、インテル Quartus Prime 開発ソフトウェア・プロ・エディションの今後のリリースで修正される予定です。